11月5日、Semiconductor Engineeringが「Physical AI Pushes The Limits Of Hardware」と題した記事を公開した。コンピュートを増やすだけでは足りない——自動運転やロボットといった物理AIシステムの実用化を阻む本質的な壁は、演算性能ではなくメモリ帯域・電力・アーキテクチャの三つが同時に限界を迎えるという構造的問題にある。一つに手を入れると別の問題が悪化するトレードオフの連鎖こそが、この分野の難しさの核心だ。

PwC Strategy&の予測では、物理AIの世界市場は2030年までに約4300億ユーロに達する見込みだ。自動運転車、ロボット、ドローンといった自律システムが産業を再編するという期待がある一方、エンジニアリングチームが同時並行で解決しなければならない技術課題は山積している。メモリ帯域、電力、熱管理、安全性検証——これら全てを連動して解決する必要がある。

こうした課題が2026年前後に特に鋭く問われるようになった背景には、大型言語モデル（LLM）ベースの推論モデルをエッジデバイスに展開する動きの加速と、各社の物理AI製品が量産フェーズに突入しつつある現状がある。クラウドで行っていた重い推論をオンデバイスで実行する要求が高まるにつれ、ハードウェア制約との摩擦は避けられなくなっている。

アーキテクチャは「用途特化」へ回帰する

Arterisの上席副社長Michal Siwinskiは、物理AIの設計思想を次のように整理する。

「我々はワークロードに対して最適化された、より専用のコンピュートについて話し始める必要がある。これは基本的に、ASICが本来あるべき姿——非常にアプリケーション特化で、極めて最適化された——への回帰だ。」

GPUのような汎用プロセッサではなく、特定のワークロードに絞り込んだASIC（Application-Specific Integrated Circuit：特定用途向け集積回路）への回帰が業界の方向性だ。ただしモデルの進化が速いため、ハードウェアとソフトウェアの両面で継続的な最適化が求められる。

自動運転車とロボットはどちらも「認識・計画・制御」という共通のAIスタックを持つが、制約条件が大きく異なる。Micron TechnologyのVasanthan Karunanithy氏はこの差をこう説明する。自動運転車は比較的構造化された道路環境で動作し、車両バッテリーという大容量電源を使える。一方でロボットは非構造化された3D空間でバランスを保ちながら物体を操作し、はるかに小さな電源で動かなければならない。この差が、単一アーキテクチャで全ての物理AIをカバーすることを困難にしている。

SynopsysのLicinio Sousaは、この問題への対処としてチップレット構成を挙げる。チップレットとは、一枚の大型SoCを作る代わりに、機能ブロックをダイ単位に分割し、パッケージ内で相互接続するアーキテクチャだ。コンピュート、AI、メモリ、I/OをUCIe（Universal Chiplet Interconnect Express）インタフェースでスケールできるチップレットは、ヘテロジニアスな要件に柔軟に対応できる。ただし、チップレットはカスタム実装コストや熱管理、ダイ間通信の複雑さというトレードオフも伴う。

また、センサーの冗長性については、Siemens EDAのSathish Balasubramanian氏が「現実世界はアナログで、それをデジタルに抽象化しようとしている」と指摘し、環境条件が複数センサーに同時影響する場合——たとえば豪雨でカメラもLiDARも同時に性能が劣化するケース——には冗長性だけでは信頼性を担保できないと述べている。

インテリジェンスの配置場所もアーキテクチャ上の核心問題だ。Analog DevicesのYasmine King氏は、「分散配置はOTAアップデートを複雑にし、集中配置は管理を簡単にするが応答遅延を招く。歩行者が目の前に飛び出したとき、極めて高速に反応しなければならない」と述べる。レイテンシと更新性のトレードオフは、設計初期から意識的に判断しなければならない。

メモリウォールが物理AIの実用化を阻む

記事が最も詳しく掘り下げているのがメモリ問題だ。「メモリウォール」——プロセッサの演算速度にメモリ帯域が追いつかない現象——は、物理AIでは特に深刻になる。モデルパラメータが膨大なため、ストレージ・DRAM・プロセッサ間のデータ転送がボトルネックになりやすい。演算ユニットがいくら高速でも、必要なデータをメモリから供給できなければ性能は頭打ちになる。Sousaはこれへのひとつのアンサーとして、現行のLPDDR5Xを超える帯域を提供する次世代規格**LPDDR6**のような超高速インタフェースの必要性を挙げる。

メモリ階層の設計思想についてBalasubramanian氏は明快なアナロジーを使う。

「プリウスに100ガロンタンクは要らない。10ガロンで十分だ。メモリも同じ。巨大なDRAMは要らない。良質なキャッシュとオンチップSRAMがあれば、重要なものだけDRAMに置き、残りはフラッシュかSRAMに逃がせる。」

SRAM（高速・小容量・高コスト）、DRAM（大容量・外付け・相対的に低速）、フラッシュ（不揮発・低速）の3層をワークロードの特性に合わせて使い分ける設計が鍵になる。ただし、ダイ間・チップ間のデータ転送にはオーバーヘッドが伴い、複数コアやアクセラレータがキャッシュ上のデータ整合性を維持するキャッシュコヒーレンシのコストも無視できない。マルチコア構成では、コア間でデータの最新状態を同期するための通信が発生し、これ自体が帯域と電力を消費する。

Imagination TechnologiesのRob Fisher氏は、4bit・6bit・8bitといった低精度数値表現（量子化）がエッジAIのメモリ帯域とフットプリントを削減する上で有効だと指摘する。ただし、アクセラレータがその数値フォーマットを効率的にサポートしているか、量子化が精度要件を満たすかどうかで効果は変わる。6bit表現はパッキングのオーバーヘッドが生じることもあり、対応ハードウェアでなければ恩恵が限定される。

フラッシュストレージの高速化も有効で、モデルのロード時間を短縮することでDRAMの実効的な利用効率を高められる。ただし、フラッシュ帯域を上げてもDRAM容量自体は増えない点は注意が必要だ。

Rambusのスティーブン・ウー氏は、物理AI市場が十分に成長すれば、既存メモリ技術の派生品や新技術の開発を正当化するほどの投資機会になり得ると述べている。メモリアーキテクチャそのものが、物理AIの競争軸の一つになりつつある。

物理AIは「演算能力を増やせば解決する」問題ではない。メモリ階層の設計、インテリジェンスの配置場所、アーキテクチャの特化、センサーの冗長性、電力予算——これらを統合的に設計する能力が、実用的なシステムを作れるかどうかの分岐点になる。

詳細はPhysical AI Pushes The Limits Of Hardwareを参照していただきたい。