7月10日、Digital Trendsが「This new chip stacking technique could be the key to unlocking faster AI performance」と題した記事を公開した。韓国・浦項工科大学（POSTECH）の研究チームが開発した新しいチップ積層技術が、AIメモリの根本的なボトルネック解消に道筋を開きつつある。
AIの「隠れたボトルネック」＝HBMの限界
ChatGPTへの問いかけや画像生成AIの実行、その裏ではHBM（高帯域幅メモリ、High Bandwidth Memory）が高速動作している。HBMはAIアクセラレータの主要メモリとして広く採用されており、複数のDRAMチップを垂直に積み重ねることで限られたスペースに大容量・高帯域幅を実現する設計だ。土地を横に広げるのではなく、高層ビルを建てるイメージに近い。
HBMは世代を重ねるごとに積層数を増やす方向で進化してきた。HBM2では8層、HBM3では12層が標準的な構成となり、現行世代のHBM3EではSK HynixやSamsungが12〜16層品を量産している。さらにその先のHBM4では20層超の積層が業界目標として掲げられており、より薄いチップをより多く積み重ねる技術が不可欠な課題になっている。
問題は、チップを薄くすればするほど脆くなることだ。現在のHBM向けチップは人間の髪の毛の5分の1程度の厚さしかなく、わずかな圧力や熱で曲がり、反り、割れる。既存の製造工程ではスタックに組み込む前の段階でチップが損傷するケースも多く、積層枚数を増やす上での大きな障壁となっていた。
2技術の同時適用で「10層超」を実現
POSTECHの研究チームは、この課題を解決する新しい積層プロセスをScience Directに発表した（论文: Transfer printing and in-situ bonding for ultra-thin chip stacking）。
ポイントは2つの手法を1つのプロセスに統合した点にある。
- トランスファープリンティング（Transfer Printing）: 各チップをスタンプのように吸着・保持し、精密に所定位置へ配置する技術
- インサイチュボンディング（In-situ Bonding）: チップを配置すると同時に金属接合を形成する技術。配置と接合を一括処理することで、工程間にチップが単体で露出する時間を最小化できる
▲ トランスファープリンティングとインサイチュボンディングの概念図（出典: Science Direct）
この統合プロセスで特に重要なのが、低温・低圧という処理条件だ。処理温度は180℃以下、圧力は20キロパスカル以下に抑えられている。なぜ低温・低圧が重要かというと、シリコンと銅など異なる材料を重ねる際、それぞれの**熱膨張係数（CTE: Coefficient of Thermal Expansion）の差**が問題になるからだ。高温で加熱・冷却すると膨張・収縮の差が積み重なり、チップに反りや亀裂が生じる。髪の毛の5分の1という極薄チップではこの影響が特に顕著で、従来の高温ボンディングプロセスではそもそも積層に耐えられなかった。180℃以下という条件はこの熱応力を許容範囲内に抑えるための上限に相当する。
結果として、10枚超のチップを位置ずれや反りをほぼ生じさせずに積層することに成功した。現在市販されている最良のチップと比較して、メモリ密度は約4倍に達するという。
AI以外への応用可能性
研究チームはこの技術の用途をAIメモリに限定していない。論文では、次世代マイクロLEDディスプレイや、同様の超精密積層を必要とする先端プロセッサ設計への応用も視野に入れている。極薄チップを低ダメージで扱えるというプロセスの特性は、微細化が進む半導体パッケージング全般に横展開できる可能性を持つ。
商用化が次の壁
現時点での課題は量産プロセスへの移行だ。研究レベルの成果を実際の製造ラインに乗せるには、スループットやコスト、歩留まりといった別次元の問題が待ち受けている。ただ、もし商用化が実現すれば、AIの処理性能を静かに制約してきたメモリの上限が緩和されることになる。HBMの積層数拡大はSK HynixやSamsungといったHBMメーカーにとっても長年の課題であり、HBM4世代に向けた競争が激化する中でこの研究が業界の注目を集める背景はそこにある。
詳細はThis new chip stacking technique could be the key to unlocking faster AI performanceを参照していただきたい。
